FPGA入门必备学习网站和工具

常用学习网站

我推荐一些非常好的学习网站,包括基础语言学习、IP核心下载、基础语言联系等。

• OpenCores:一个非常丰富的IP核心资源,主要用于通信协议解码、数学操作、处理器、DSP、存储、测试验证、音频视频等。

• asic-world ：全套Verilog学习资料，包括入门指南、学习示例、问题解答、 工具 、书籍等。

• chipverify:非常完整的Verilog/SystemVerilog教程,但有广告。

• HDLBits ：非常有名的Verilog练习网站，Verilog基本语法，组合逻辑，时序逻辑，仿真Testbench等。

• HDL在线集成工具:您可以将Verilog模块转换为门级电路。

• fpga4fun:包含FPGA学习材料、多个实时项目,以及用于共同开发环境(如ISE、Quartus等)的教程。

• Cliff Cummings ：Cliff Cummings大师的公开论文，他本身是Verilog standard制定成员之一，这里有他所有发表的paper。

• Microchip仿真模型 ：Microchip官方提供的仿真模型，包括Microchip 所有存储器的Verilog仿真模型，可以用来仿真存储器驱动模块。

• NANDLAND: FPGA, Veirlog, HDL学习材料和教程.

• PLDTool: Xilinx FPGA/CPLD的独立编程工具,类似于 impact。

• FPGA-FAQ: 关于FPGA板卡的信息集合.

• 跨时钟域的处理办法 ：一篇介绍跨时钟域信号的处理器方法。

• 菜鸟Verilog教程 ：菜鸟网站的Verilog 基础教程 和 高级教程 ，非常简洁。

• BAZ4205:ZYNQ BAZ4205是一个非常全面的学习材料。

• FPGA Dev: 来自网络用户的一个FPGA开发笔记本.

• 在线初始转换: 支持小数目.

常用的仿真工具

• Verilog-XL: 这是市场上最标准的模拟器,因为它是一个签名模拟器.
• NCVerilog ：这是编译的模拟器，其工作速度与VCS一样快，并且仍然保持Verilog-XL的签核功能。该模拟器在门级模拟方面非常出色。
• VCS 这是世界上最快的模拟器。它也是类似NCverilog的编译器模拟器。该模拟器在RTL模拟中更快.关于模拟器的更多信息是直接的C内核接口,嵌入式覆盖计码覆盖率,与VERA和其他Synopsis工具更好的集成。
• Finsim 该模拟器与Verilog-XL完全兼容,可在Linux，在Windows和Solaris上运行。这是像VCS和NCVerilog一样编译的模拟器,它比VCS和NCVerilog慢。有100美元的版本,但我想知道它对学生有什么影响?
• Aldec :Aldec的模拟器支持VHDL,Verilog，SystemC，SystemVerilog，PSL。你给它命名，它就支持它。我无法验证SV测试平台的支持,所有其他内容看起来与Modelsim相同。甚至可以使用它来取代现有的Modelsim/VCS/NCverilog许可证。
• 这是最受欢迎的模拟器,它有一个非常好的调试器,它支持SystemC, Verilog, VHDL和SystemVerilog。
• 粉碎 ：混合信号（香料），Verilog，VHDL模拟器。
• 汽缸:我不知道有谁使用它,使用快速的稳定性。
• Veritak ： Verilog HDL Compiler/Simulator 支持主要的 Verilog 2001 HDL 功能。它是完整的环境，包括VHDL到Verilog转换器,语法突出显示编辑器(Veripad),类层次结构查看器，多波形查看器，源分析器等 - 可以在Windows XP/200中使用.如果你正在寻找一个具有非常好的GUI的 fastverilog HDL模拟器,用于专业用途，同时保持极低的价格,就是这样。你可以免费试用Veritak两个星期.模拟器的成本大约是50美元.
• MPSim Axiom MPSim是一个集成的验证环境,自动化行业最快的模拟器和先进的测试平台,基于断言的验证，结合调试和覆盖分析.就个人而言，我看到模拟器比NCsim更快,它包含了维拉和SV支持。
• VeriLogger Extreme :高性能编译代码Verilog2001模拟器。仿真器具有非常易于使用的调试环境,包括内置的图形测试表生成器。上层模块端口可以提取到时间序列窗口中,允许用户快速绘制波形来描述输入刺激.测试台自动生成，结果在时间序列窗口中显示。

免费仿真工具：

• Icarus Verilog 这是最好的免费的Verilog模拟器,它是模拟和合成的工具.它作为编译器运行，用Verilog编写的源代码(IEE-1364)被编译成某种目标格式。对于批处理模拟，编译器可以生成一个称为vvp程序集的中间形式。这个中间形式由“vvp”命令执行。伊卡鲁斯继续进步。现在,Icarus公司正在用它作为实际设计工作的模拟器,它也被用于XilinxFPGA流的合成器。所有我的教训都编写在这个编译器上。
• Verilator: Verilator是一个基于循环的编译模拟器,它是免费的,但具有与商业产品相同的性能。
• Cver Cver是一个解释性的Verilog模拟器。它遵循1995年IEE P1364标准LRM。它也包含了Verilog 200 P1364标准的一些功能。虽然，因为它被用于大型公司的设计过程,因此,对P1364标准进行了各种修改,与其他模拟器的结果匹配。它实现了一个完整的PLI,包括 Verilog 2000 LRM 定义的 PLI vpi_应用程序编程接口 （API）。
• Verilogger ：评估版本是一个免费的1000行免费Verilog模拟器以及一个自动测试台生成工具。学生版起价为70美元，为期6个月。
• Veriwell: 这是一个非常好的模拟器. 支持PLI和Verlogue 1995.

VCD查看器

• Waview: 免费的多平台VCD波形查看器.
• nWave:支持大容量VCD传输的最好的VCD查看器之一。
• 没有跟踪: 没有跟踪波形视tor.
• GTKWave: 免费的软件VCD查看器似乎比其他免费的VCD查看器好得多.
• Dinotrace : 免费VCD查看器从veritools
• WaveViewer ：SynaptiCAD的免费VCD查看器还支持模拟信号显示和SPICE导入。专有的压缩波形格式允许它将VCD文件压缩200倍，使其成为非常快速的查看器。

代码覆盖率工具

• 验证导航器 集成的设计验证环境,通过一套强大的一流工具来管理HDL验证过程,可实现一致，使用方便,有效的验证方法.这些工具包括HDL检查,覆盖范围分析，测试包分析和FSM分析.环境包括可扩展的流程管理器,方便集成自定义验证流。验证导航器支持Verilog、VHDL和混合语言设计,它与所有领先的仿真环境无缝地集成.
• SureCov 设计当今芯片和半导体IP核的工程团队需要自信地了解功能测试套件的设计的彻底性。Verisity的SureCov测量了FSM和代码覆盖率,在任何可用工具的最低的仿真成本,而且不需要改变源设计。SureSight图形用户界面准确显示设计中哪些部分被覆盖,哪些部分尚未覆盖。
• 代码覆盖工具:一个免费的代码覆盖工具。 代码覆盖工具是Verilog代码覆盖分析工具,可以用于确定测试设计的测试套件的覆盖范围。

语法分析检查工具

• Leda :Leda是一个代码清理工具,用于Verilog®和VHDL硬件描述语言(HDL)的设计师使用。雷达具有独特的资格分析HDL代码的预合成和预模拟,它完全兼容所有流行的合成和仿真工具和过程。通过自动执行超过500种语言语法、语义和可疑综合/仿真结构设计检查,雷达能够检测常见、微妙和难以检测的代码缺陷,这使得设计师能够专注于设计艺术。
• HDLint:VHDL和Verilog的动态全毛工具。
• nLint : nLint是一个完整的HDL设计规则检查器,它与Debian的调试系统完全集成。
• SureLint: 设计师需要工具来分析和调试他们的设计,然后将其与其他项目整合起来。 SureLint提供有限状态机器(FSM)分析、赛速测试和许多额外测试,是市场上最完整的棉花工具。

其他

• Teal: Open source c++库用于验证
• Jove 开放Java(TM)平台的验证环境。Jove是一套JavaAPI和工具,用于验证使用Java编程语言的ASIC和FPGA的Verilog硬件设计。Jove通过SynopsisVCS进行了广泛的测试,CVER测试通过GPL的CVER版本以更务实的方式进行。
• FSMDesigner FSMDesigner是一个基于Java的有限状态机器(FSM)编辑器。它允许硬件设计师设计复杂的控制电路以简单而舒适的方式。图形FSM被转换为fsm2的专有状态/流表格式。它可以从我们椅子上设计的fsm2v编译器转换为一个高效和合成的Verilog HDL代码。FSMDesigner基于 Simple-Moore FSM模型,该模型将部分状态向量作为输出,完全消除了输出函数.
• TestBencher Pro 从与语言不相关的时间序列图中生成一个总线函数模型和测试平台。生成的测试平台可以根据仿真响应应用不同的激励向量.以测试平台为系统测量环境的行为模型。生成Verilog、VHDL和SystemC代码。
• 定时图绘制器Pro 具有无可比拟的功能的专业时间序列编辑器.进行实时全域最小/最大值时间序列分析,帮助您查明和消除所有时间序列不规则和争端.它还自动计算关键路径,并调整收敛风扇输出。由于使用各种图像捕获格式,在文本处理器中插入图表是无痛的.
• TimeGen :TimeGen是工程CAD工具,允许数字设计工程师快速有效地绘制数字时间序列。波形可以轻易地导入其他窗口程序,微软Word,用于编写设计规范。与其他工具相比，TimeGen的价格较低。
• WaveFormer Pro 从时间序列图中生成的VHDL,Verilog和SPICE代码,以及Patter Generator激励。HDL模拟器、HP逻辑分析器、VCD文件的输入波形,或者使用内置时间序列编辑器绘制波形。自动确定关键路径，验证时序裕量，调整收敛扇出效应，并进行“假说”分析以确定最佳时钟速度。WaveFormer Pro还允许您指定和分析系统时间序列,实现RTL级仿真,该合成模型是直接从布尔值和登记逻辑方程生成的.
• 定时工具 ：TimingTool是一个免费使用的在线定时图编辑器。该工具提供了非常好的VHDL和Verilog测试台，无需下载或安装。
• Perlilog Perlilog是一个设计工具,其主要目标是易于集成VerilogIP内核,它被用于SOC系统的设计。Perilog背后的想法是,IP内核应该看起来像一个黑色的盒子。将其用于特定目的应该与定义所需要求一样简单。连接磁芯，成为一个系统，它应该像画框一样简单。Perlilog是用Perl编写的,目前没有GUI。虽然系统中包含的脚本相当复杂,但它只需要简单的Perl知识来使用它的脚本功能。

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