PLC 扩展模块的公交连接是什么? 后板公交是西门子用来指定扩展模块中的控制芯片(CPU)的术语(或类似于 SPI 协议芯片的芯片)和扩展模板(SB)以及扩展模块(SM)的术语。

PLC 扩展模块的公交连接是什么?
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设计基于CPLLD的PLC后板接口芯片

摘要:为区分PLC后板和非周期性数据,建立了一套PLC后板接口芯片,全面解释了核查协议芯片设计的方法,包括VerilogHDL语言设计状态机器、框架控制器和FIFO控制器。

CPLD PLC 后板FIFO Verilog HDL是关键词的例子。

Abstract：

Key words :

为了区分PLC后板数据和非周期数据,建立了一套PLC后板接口芯片,用Verilog HDL语言设计状态机器、框架控制器和FIFO控制器对程序作了全面描述,对25兆赫后板总线进行稳定测试的结果证实了协议芯片设计的可行性。

程序逻辑控制(PLC)主机主机支持扩展模块通过后板公共汽车连接扩展模块,后板公共汽车是PLC主机与I/O扩展模块之间的高速数据连接,支持主机与扩展模块之间的I/O数据更新。 后板总机的技术水平决定了PLC产品的I/O扩展能力,是PLC设计制造的核心技术。 目前,PLC公司主要使用综合通信技术来实现后板公共汽车,而后板公共汽车的铅低、硬件成本低、比平行公共汽车更容易受到干扰,这可以提高主机主机与扩展模块之间的自动设备可靠性。 用于联动通信技术的可选类型包括I2C、UART、STI、USB和Ethernet等。 一般来说,作为主要PLC芯片的单个芯片已经融入了自己。 然而,I2C、UART、SPI的外部通信,仍被整合在单一机器内,但速度太慢,无法满足基础板汽车的通信要求。 USB和Estopenet的高级通信接口快速地满足了PLC的大型数据处理速度。

1 用于后板公共汽车的理由说明

图1显示基于后板总线的数据传输操作如下:

(1) PLC主机的订单通过主机协议芯片送交后板公共汽车;(2) 从计算机协议芯片收到的订单发送到一个扩展模块的单件机器,以及一个扩大模块响应的单件机器,通过计算机协议芯片向后板公共汽车发送回答数据;(3) 主机协议芯片接收回答数据并发送到PLC主机的单件机器。

图1 图1

从PLC主机到后板公交车的数据分为两类:I/O更新数据(周期性数据,经常交换)和诊断数据(非周期性数据,较少发生)。

2 协议芯片设计

这一设计利用类似于SPI系列通信的规格界定了后板公共汽车,共有4个用于通信的引信,包括时钟信号SCLK、片段信号SSEL、写数据引导MISO、读数据引导MOSI;如图2所示,支持主机和同时接收机器的数据,当SSEL信号处于低水平时,数据站是发送的,如图2所示。

图 2: 后板总车数据要求

如图3所示,东道主的内部结构框架与机器协议的芯片相同。

协议芯片具有内部状态控制、框架控制、移动登记、接收/发送FIFO和读写/写缓存等功能。 由单一机器发送的周期性、非周期性数据框架首先写成写缓存,在发送FIFO时排队时,这些缓存被转换成序列数据到由 SCI 时钟SCLK 驱动的后板公共汽车上;在SPI 时钟的作用下接收从后板公共汽车上接收的字符串数据;与框架控制器协调接收来自FIFO的有效数据框架,并提取和放在读取缓存中,等待一台机器读取这些数据,如果有非周期性数据,则发送信号电文信息机器检索数据。 读取缓存中的周期性数据可以涵盖,新收到的周期性数据直接覆盖旧周期数据,而非周期数据则单独储存,不能由一台机器过长、读取和删除。

图3:协议芯片内部建造图。

协议芯片使外部的单一电影机能够在自由的环境中读写缓存,取消单件机器处理周期性数据而不经常干扰技术的要求,使PLC主机能够在不等待的情况下从机器获得周期性数据。

实现基于CPLD的3个协议芯片

3.1.1 CPLD芯片的选择

这一设计采用Lattice MachXO系列芯片,该芯片结合了多种FPGA功能,包括大量分布式的SRAM位元和专门用于FIFO设计的综合性SRAM块块,以及多个、分数等等。 其特征是模拟锁链(PLLs),可允许时钟信号,可设定为1.2/1.5/1.8/3.3V平板兼容性。

2.2 基于Verilog HDL的硬件程序设计

对于协议芯片的编程,这一设计采用了Verilog HDL语言,这是一种硬件描述语言,在创建数字芯片时可以按等级指定,也可以在时间序列中代表。 这一设计基于混合设计模型,主要使用国家机器、框架测试、FIFO控制器设计等模块构建模块。

1)状态机设计。

状态控制器部分是协议芯片的顶层模块,协议芯片分为四个州,每个州处理用Verilog HDL语言书写的国家机器描述代码,具体如下:

2)协议帧检测。

这一协议芯片的框架检查和检查以简单的添加和形式进行,如果数据框中的数据被添加,协议在接收方是准确的,并且等于随后的检查和字节,否则,框架将被删除。

(3) FIFO设计。

FIFO利用了CPD MachXO系列综合SRAM块的能力,即Lattice.0的 IspLever 7。程序提供了可配置的 IP 软件,可通过嵌入的 SRAM 块或搜索表格完成。图4描述了 FIFO IP 框架图。可以配置的 FIFO 设置包括 FIFO 字节深度、空FIFO 字节深度、空Full、几乎空和几乎Full 触发字节深度、数据宽度、大小模式等等。

图4:低成本FIFO控制器IP软核心框架图。

以下是以Verilog HDL语言传送和接收FIFO控制器的一些例子:

合并三.3个协议芯片

Verilog HDL 程序创建了使用Lattice CPLL.0 编译、合成并最终选择了Lattice公司MachXXO系列中的MachXO2280芯片的软件ISPL7, 综合主机协议芯片占用了大约60%的资源, 计算机协议芯片占用了大约45%的资源, FIFO控制器充分利用MachXO2280芯片内嵌入的RAM块,同时使用锁

4 结语

本文设计的后板公共汽车芯片,其时速频率为25兆赫,LVTTL的信号水平为40厘米,基板铅长度为40厘米,主机连接到3个扩展模块,已经稳定下来,并经过脉冲测试,这套协议芯片的设计已被验证为成功。 由于这套协议芯片是为PLC周期性和非周期性数据传输而专门设计的,硬件化框架控制器支持高速通信,支持数据框架测试功能,避免数据传输错误,大幅降低外围单式过滤机的软件费用,并通过一套非常适合PLC后板公共汽车或需要多模块团队工作的后板公共汽车协议芯片提高可靠性。

设计基于CPLLD的PLC后板接口芯片-AET-电子技术应用 为了区分PLC后板数据和非周期数据,制作了一套PLC后板接口芯片,通过VerilogHDL语言设计状态机器、框架控制器和FIFO控制器对协议芯片设计验证方法作了全面解释。 http://www.chinaaet.com/article/190529

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