[4G+5G专题-142]: RF- JESD接口简介
- 减少了PCB布板空间。
- 减小了器件的引脚和封装大小。
- 更简单的时序控制
更复杂的电路设计，需要特殊的时钟电路（独立的时钟同步电路）
增加了接口的传输延时
最后更新：2022-02-28 02:58:30 手机定位技术交流文章
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前言：
第1章 JESD204B概述
1.1 JESD204B是什么？
1.2 ESD204B的优缺点
1.3 JESD204B、LVDS接口之间的对比
1.4 JESD204B接收端与发送端之间的时钟同步
1.5 JED204B种类
第2章 JESD204B的协议分层
2.1 三层协议分层
2.2 JESD204B与CPRI协议的比
前言：
在无线通信基站的RRU中，RFIC芯片和FPGA芯片之间有一个标准的接口，就是JESD，今天我们就简单探讨一下该接口。
第1章 JESD204B概述
1.1 JESD204B是什么？
这是一种新型的基于高速SERDES的 ADC /DAC数据传输接口。在无线通信基站中，通常用于RFIC芯片和FPGA芯片的通信。
ADC/DAC的采样速率变得越来越高，数据的吞吐量越来越大，对于500MSPS以上的ADC/DAC，动辄就是几十个G的数据吞吐率，采用传统的CMOS和LVDS已经很难满足设计要求，JESD204B应运而生。现在各大厂商的高速ADC/DAC上基本都采用了这种接口。
1.2 ESD204B的优缺点
（1）优点：
（2）缺点：
1.3 JESD204B、LVDS接口之间的对比
接口类型 |
JESD204B |
LVDS |
最高速率 |
12.5Gbps |
1Gbps（比如用于CPU与DDR之间接口） |
是否需要随路的时钟线 |
不需要 采用CDR技术从数据流中恢复时钟 |
需要时钟线： 一条差分位同步时钟线， 一条条差分帧同步时钟线 |
是否需要链路对齐 |
不需要 |
需要数据线和时钟线之间严格对齐 |
引脚数（14bit，1GSPS采样） |
4条（2对数据差分线） （串行，简化连接连接电路） |
32条（12对数据差分线+2对差分时钟线） 32条是通过并行的方式提高吞吐率 |
1.4 JESD204B接收端与发送端之间的时钟同步
JESD204B相对于LVDS接口来说，不需要位同步和帧同步时钟。
JESD204B在没有接口时钟的情况下，如何实现精确的串行数据输出呢？
JESD204B需要给两端的发射设备和接收设备提供各自的同步时钟，也就是说他们都与外部的时钟同步，而不是直接相互同步，这样就间接实现了接收端与发送端数据比特的时钟同步。
JESD204B的物理连接如下图：
1.5 JED204B种类
JESD204B一共有三种子类，分别是子类0，子类1和子类2。
三个子类主要是根据同步方式的不同划分的，现在大部分ADC/DAC都使用的子类1，所以接下来主要讲解子类1。
第2章 JESD204B的协议分层
2.1 三层协议分层
大部分的ADC和DAC都支持子类1，JESD204B标准协议中子类1包括：传输层，链路层，物理层、应用层。
应用层：是对JESD204B进行配置的接口，在标准协议中是不含此层，只是为了便于理解，添加的一个层。
传输层：负责将采样数据映射为数据帧。
链路层：负责链路的建立，数据传输。
物理层：负责数据的发送和接收。
2.2 JESD204B与CPRI协议的比较
怎么样？ 看来器是不是很像CPRI协议接口？
是的，从分层上看，确实很像CPRI接口。
CPRI接口：用于BBU CPRI接口和RRU FPGA CPRI之间交换 时域IQ 数据包。
JESD204B：用于RRU FPGA与RFIC芯片之间交换 时域IQ 数据。
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